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dckj168说道：2011-09-20 23:49:06

广州迪川仪器前来拜访 http://www.gz-dichuan.com

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fpgaplay说道：2011-06-20 08:55:05

你好riple：正如你所说的那样，我对于ALTERA提供的时序约束工具一直比较头疼。我采取的约束办法一般是用时钟的下降沿去采样前一级寄存器的输出，前一级寄存器为该同步时钟的上升沿使能输出。这样用，对于一般小工程的功能来讲一直也没有什么问题。我想问的是：这样做是不是真的不存在什么问题呢，还是我没有发现？清高人指点。我最近也再通过你的博文来学习Timer Quest。如果方便的话能加我QQ吗，669090580.

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